文/觀察者網(wǎng) 呂棟

“韜定律”火到了***。

5月28日，英偉達CEO黃仁勛在***臺北的一場宴請供應(yīng)鏈伙伴的晚宴后接受媒體***訪。當被問及對華為半導體“韜（τ）定律”和“邏輯折疊”技術(shù)的看法時，黃仁勛給出了一個頗為輕描淡寫的評價：“這對華為來說是突破，但對臺積電并不是威脅。”

他認為臺積電使用芯片堆疊和3D封裝技術(shù)已經(jīng)快10年，臺積電的技術(shù)非常先進，“華為使用這種技術(shù)，可以在不將半導體制程線寬變得更細的情況下，把晶體管數(shù)量加倍，甚至增加3到4倍，這是一種非常好的技術(shù)，但臺積電和臺灣擁有這項技術(shù)已經(jīng)10年。”

這一評價聽起來公允，實則建立在一個根本性的誤解之上。黃仁勛把華為的邏輯折疊當成了臺積電耕耘了近十年的3D封裝技術(shù)的同類物。他想說的是“你們做的那些東西，臺積電十年前就已經(jīng)做了”。但問題是，邏輯折疊和傳統(tǒng)3D封裝，根本不是一個東西。

臺媒截圖

先看看華為到底做了什么。邏輯折疊是華為韜定律的一項核心技術(shù)，它將原本平鋪在二維平面上的電路，通過三維立體折疊和垂直互連“堆疊”起來，使關(guān)鍵路徑走線長度縮短50%到80%，大幅降低了信號傳播的RC負載。

但這聽起來似乎就是“把芯片堆起來”？事實遠非如此。

兩者的核心區(qū)別在于一個非常本質(zhì)的層面：2.5D/3D封裝的核心是連接已經(jīng)成型的獨立裸芯（die），而邏輯折疊的核心是重新布局單顆裸芯內(nèi)部的邏輯門。用更直白的話來說，前者是在制造后期盡可能讓不同芯片貼得更近，后者則是在設(shè)計圖紙階段就從根本上縮短了信號的物理傳輸距離。邏輯折疊改變的是“信號本身要走多遠”，而2.5D/3D封裝改變的只是“不同芯片之間靠多近”。

這意味著什么？意味著邏輯折疊本質(zhì)上是芯片設(shè)計層面的電路拓撲重構(gòu)，作用于單顆芯片內(nèi)部邏輯層的縱向整合；而先進封裝屬于制造工藝層面的多芯片互聯(lián)技術(shù)。二者處于完全不同的技術(shù)抽象層級，解決的是不同維度的問題。

打個比方就更好理解了。傳統(tǒng)的2.5D封裝就像把兩個獨立的房間搬到同一層樓，中間修一條走廊（硅中介層）讓它們可以互相走動。3D封裝更進一步，就像把兩棟獨立的樓疊起來，中間裝幾部電梯（TSV硅通孔），方便樓上樓下串門。

但不管怎么做，HBM和GPU本質(zhì)上仍然是兩棟獨立的樓、兩個物理上完全分離的芯片。

而邏輯折疊呢？它是在設(shè)計一棟大樓內(nèi)部的房間布局時，就把原本應(yīng)該放在東西兩端且需要頻繁通信的兩個房間，直接一個放在一樓、一個放在它的正上方，中間不用走廊、不用電梯井，只在樓板上打一個極其短小的垂直通道（間距僅1.5微米的極短TSV），兩個人探個頭就能對喊。這是“設(shè)計理念”的區(qū)別，不是“施工方式”的區(qū)別。

北京大學集成電路學院的一篇文章把這個區(qū)別講得更透徹。文章提出了“真3D”與“贗3D”的范式劃分：贗3D以整個模塊為最小單位被分到某一片die，模塊內(nèi)部的所有標準單元必然位于同一片die；真3D則支持模塊內(nèi)自由劃分，同一模塊內(nèi)的標準單元可以被分布到不同die，設(shè)計空間更大。在優(yōu)化空間上，贗3D在每片die上各自進行優(yōu)化，大量復用傳統(tǒng)2D芯片的EDA工具，不允許跨die邏輯變換、移動等操作；真3D則將多die構(gòu)建的整體空間作為設(shè)計空間，各設(shè)計階段均在完整的三維設(shè)計空間中進行搜索和尋優(yōu)，不限制跨die邏輯變換、移動等操作。

邏輯折疊把物理實現(xiàn)的最小單位從“die”推進到了“標準單元在三維空間中的位置”。這才是真正的底層范式轉(zhuǎn)移。臺積電的CoWoS、SoIC等先進封裝技術(shù)固然優(yōu)秀，但它們的工作對象是多顆獨立制造的die；邏輯折疊的工作對象是同一顆die內(nèi)部的組合邏輯門。一個是“把做好的積木搭得緊湊一些”，一個是“在設(shè)計積木形狀時就考慮如何讓它自己站得更穩(wěn)”。

這一點黃仁勛似乎并沒有注意到。他把邏輯折疊歸類為“芯片堆疊和3D封裝技術(shù)”，說他“臺積電十年前就有了”，這個判斷本身就把華為的技術(shù)和臺積電的代工能力拉到了同一個賽道上進行比較，然后說“對手跑得沒我快”。

可問題在于，這根本不是同一條賽道。

再看另一個層面的差異：先進封裝的性能優(yōu)勢，必須與先進制程深度綁定才能完全發(fā)揮。例如臺積電的CoWoS封裝就是與N2 2nm制程配套設(shè)計的，兩者缺一都會導致收益大幅縮水。而華為邏輯折疊的核心突破恰恰在于，在完全不大幅改變現(xiàn)有制程節(jié)點的前提下，僅通過設(shè)計層面的創(chuàng)新，就實現(xiàn)了單代55%的晶體管密度提升。這一進步，在傳統(tǒng)摩爾定律的演進路徑下，需要整整兩個制程節(jié)點的迭代才能完成，耗時大約3年。

華為麒麟2026芯片就是最好的證明。相比麒麟9030 Pro，麒麟2026的晶體管密度大幅提升了53.5%，達到了238MTr/平方毫米，這意味著每平方毫米的芯片面積上可以集成2.38億個晶體管，理論上與Intel 18A工藝持平，接近初代臺積電3nm。同時，SoC性能核能效提升41%，最高主頻提升近13%。這些數(shù)字不是靠縮小線寬、更換制程得來的，而是在設(shè)計端硬生生“擠”出來的。

更重要的是，這僅僅是開始。何庭波在演講和論文中給出了清晰的路線圖：從2026年到2031年，沿著韜定律路徑，晶體管密度將持續(xù)提升，預計2031年將突破400MTr/mm2，CPU大核頻率將突破5GHz。

到那時，基于韜定律的高端芯片晶體管密度指標，將達到1.4納米芯片制程的同等水平。也就是說，一條不依賴EUV、不依賴幾何縮微的技術(shù)路徑，可以在5年內(nèi)追平當前最先進制程的性能水平。臺積電是不是領(lǐng)先10年？如果看的是“設(shè)計理念”這條新賽道，答案恐怕并不那么確定。

當然，這條路并不好走。韜定律要真正落地，需要的遠不止芯片設(shè)計廠商一家的努力。何庭波在論文中說得非常坦白：“大量開放問題，無單一組織可獨立解決——工具鏈、標準、基準、器件物理、經(jīng)濟模型均需跨界協(xié)作。”

邏輯折疊示意

其中最難啃的骨頭就是EDA工具鏈。傳統(tǒng)的2D設(shè)計流程乃至現(xiàn)行的“贗3D”設(shè)計流程，已不足以承載邏輯折疊的潛力。要真正實現(xiàn)邏輯折疊，物理設(shè)計必須在完整的三維空間中搜索，模塊內(nèi)劃分、跨die互連與垂直熱路徑優(yōu)化要在同一個優(yōu)化框架下協(xié)同求解。

好消息是，北京大學集成電路學院已經(jīng)在這方面取得了關(guān)鍵進展。該學院構(gòu)建了面向邏輯折疊的“真3D”物理實現(xiàn)EDA工具原型，覆蓋布局規(guī)劃和布局兩個階段，并通過GPU加速支持千萬級實例規(guī)模。相比當前最具代表性的贗3D設(shè)計流程，該工具取得了平均約30%的線長縮減和明顯的時序改善，在熱感知方面啟用聯(lián)合優(yōu)化后峰值溫度平均下降3%以上。

韜定律的思想內(nèi)核，本質(zhì)上是一場從“幾何思維”到“系統(tǒng)思維”的范式革命。何庭波的論文揭示了四個層級的τ：晶體管層的皮秒級、電路層的納秒級、芯片層的微秒級、系統(tǒng)/數(shù)據(jù)中心的秒級。韜定律的核心是把所有人拉到同一個賬本前，全部用時間單位來算賬。工藝專家省下的5皮秒，和架構(gòu)師、軟件專家省下的5皮秒，在總賬本里的權(quán)重一模一樣。以前做代工的只管把晶體管做小，畫電路圖的只管布線，做軟件系統(tǒng)的只管寫代碼，大家語言不通。現(xiàn)在τ定律強行打通了這些層級之間的壁壘。

這恰恰是中國半導體產(chǎn)業(yè)需要的底層思想轉(zhuǎn)型。黃仁勛的誤讀，折射出的是一個更廣泛的認知偏差：在摩爾定律的舊范式下浸潤了太久，很多人已經(jīng)習慣了用“幾何尺寸”“封裝形式”來評判一切。但韜定律給出的答案是，換一把尺子。

當幾何尺寸的紅利走到盡頭，當先進制程的成本飆升到難以承受，華為提出的是一條用“系統(tǒng)工程的整合能力”去對沖“單體芯片的工藝短板”的道路。以時空換幾何，以系統(tǒng)贏單點。這不是在臺積電的賽道上試圖超越臺積電，而是致力于“換道超車”。

黃仁勛說“臺積電領(lǐng)先10年”，沒錯，如果只看3D封裝這種制造工藝層面的話。但邏輯折疊根本不是3D封裝，它是一項設(shè)計理念層面的革新。把兩件處于完全不同抽象層級的技術(shù)放在一起比較，然后斷言誰領(lǐng)先誰10年，這本身就是一個范疇錯誤。或者說得更直接一點：黃仁勛恐怕并沒有認真讀何庭波的那篇論文。 返回搜狐，查看更多